1 引言在如今的快速嵌入式系统设计中，目前比较流行的方案是在FPGA内集成应用软件或是软IP平台，以简化工序、加速产品面市日程。为此，很多公司推出了自己的开发平台以及相关CPU的IP核，常见的为两种：一种是通用型CPU，如xilinx和altera公司的32位以及64位通用CPU核；还有就是专用型的，常见的为51系列单片机的CPU核，但是目前关于单片机的软核基本上都是8051的，其他的品种很少。而且8051的速度不是很快，在有些快速的控制场合（如利用单片机来作为usb2.0的控制部件）显得速度不足，比较著名的actel公司推出的Core8051，运行频率也只在40 MHz左右。本文介绍了一个非常高速DS80C320单片机软核的设计。

　　DS80C320单片机是DALLAS公司推出的一款基于51框架的高性能单片机。

　　它有如下一些优点：

　　ⅰ，具有与51系列完全一致的指令系统，能充分兼容所有基于51系列开发的程序；

　　ⅱ，具有比8051更加齐全的外设。相比8051单片机，DS80C320增加了定时器2以及一个增强型串口等；

　　ⅲ，具有比8051更好的效率；DS80C320的一个指令周期是4个CLK，8051则是12个，这个区别尤其是在处理简单指令的时候优势明显，例如单周期指令的处理，DS80C320只需要4个CLK，而8051需要12个，据DALLAS公司的统计表明，在相同时钟频率下，DS80C320每条指令的执行速度是8051的1.5~3倍，对于典型的应用程序来说，执行速度也是8051的2.5倍左右。

　　ⅳ，其读取指令的方式比8051更加适合IP核的特点；将单片机内部ROM去掉，完全从外部读取指令，这种特点作为软核是很适合的，首先是结构简单，有利于指令读取的流水设计，其次可以突破内部ROM大小的，最后，作为FPGA设计的特点，即使8051的设计，内部ROM块也是放在FPGA芯片的ROM资源里面，与其这样，还不如直接放到外面更加简化时序与结构；

　　2 总体结构划分

　　如图所示为DS80C320软核的总体功能图：

　　图1 DS80C320功能框图

　　本IP核的设计主要按照指令执行的流程来安排功能块，并通过数据总线来传递数据；虚线里面的为CPU核心；首先是ROM模块，DS80C320并没有内部ROM，所以该模块功能主要是分析从P端口读取过来的指令，并通过查找指令的长度以及周期数目，从而计算出相关控制信号发送给CPU控制模块以便控制指令的读取；同时，如果指令为LCALL或者ACALL，则可以分析出子程序入口地址并报送PC模块，引导PC正确跳转；在ROM模块分析指令的同时，译码器DECODER也在进行译码的动作，它将根据指令的8位数据分析出三个重要的参数：ALU的动作类型，该指令的操作数据来源以及读取方式，该指令结果的存放以及存放方式；第一个参数送给ALU模块，其余两个送到CPU控制模块；CPU控制模块CPU_CON是整个CPU的核心部分，主要完成两个作用：ALU执行前的读取数据控制，以及ALU执行完成之后回写数据控制；该模块同时也控制着整个CPU的时序，其他模块的执行情况；ALU则主要是完成计算工作；INteR模块则是中断系统的控制模块，其功能主要完成对各个中断源所提交的中断请求的有效判断以及排序，产生中断标志并且将判断结果以及中断入口地址编码提交给ROM模块，以程序跳转，同时还需要负责在中断完成之后清除中断标志以及恢复中断之前的中断等级； DS80C320有三个定时器和2个串行口，其中定时器2和串行口如果不需要的话可以裁减；至于其他的模块或者寄存器则在CPU控制模块的控制下通过数据总线交换数据；可见，本设计的思是以CPU_CON控制整个CPU的执行以及时序，以INTER控制整个中断系统，其他寄存器则以数据总线来完成数据的交换，均匀的分布在数据总线的两侧，结构清晰简单，规则化的设计也有利于提高速度，以及方便裁减。

　　3 一些设计特点

　　3.1时序设计

　　在DS80C320单片机的资料里面只有外部接口的时序介绍，对于内部的信号执行则没有说明，因此需要重新规划，本软核对DS80C320的时序进行了详细的分析，按照黑盒子的思想，加入了流水线的技巧，对其时序的设计如下：

　　对于普通指令的执行过程，内部时序划分如下：

　　图2 DS80C320内部时序图

　　这是一条单字节单周期指令的执行过程，在C1的上升沿开始译码以及查找本指令的长度周期表，同时，数据总线是正在回写的上一条指令的结果；到了C2的上升沿，数据总线和地址总线的控制权就回到了本条指令的手里，这个时候地址总线用来发送需要读取的数据的地址，数据总线则做好从发送数据到接收数据的准备，这个动作由CPU控制模块完成；然后在C3的上升沿，被选中模块根据地址总线和控制总线读出相关数据并送入数据总线，在这以后的一个时钟长度的时间里面，ALU接到了数据，然后在C4的上升沿，开始执行数据处理，同时，CPU控制模块再次改变地址总线和控制总线的内容，并发布写信号，提示开始被选中读数的模块放弃对数据总线的控制权，以及被选中的存储结果的模块分析写入类型，作好接收数据的准备，ALU在计算完成之后就将结果放到数据总线，等待下一个周期的C1开始将结果写入相关；总之，本设计充分利用了数据总线的资源和流水设计的技巧，将本来需要6个时序的操作简化为4个就完成了，时序紧凑，速度快；同时采用了分布式处理的思想，大大简化了CPU控制模块的功能，只发布控制信号，具体哪个模块需要执行什么功能由该模块自行根据控制信号来判断，有利于避免由于局部功能太过集中而造成的芯片局部过热的问题；